現在、世界のチップファウンドリー業界をリードする2社は、それぞれTSMCとSamsung Foundryです。両社は2019年から極端紫外線（EUV）リソグラフィー技術をチップ製造に適用し始め、7nm未満のノードへの道を切り開きました。
簡単に言えば、プロセスが小さくなるほど、チップ上のトランジスタが小さくなり、処理能力とエネルギー節約が向上するため、ノードの微細化に向けた競争は、世界の主要な半導体大手の共通の競争です。
トランジスタの小型化により、同じ面積に高密度に集積することが可能になります。現代のチップには数百億個のトランジスタが集積されることもあり（例えば、3nmプロセス技術のA17 Proでは1チップあたり200億個）、トランジスタ間の隙間は極めて狭くなければなりません。そこでEUVリソグラフィー装置が登場します。EUVリソグラフィー装置を製造しているのは、世界でオランダのASML社だけです。
次世代の極端紫外線リソグラフィー（高NA EUV）の出荷が開始されました。2025年までにTSMCとサムスンファウンドリーからプロセスノードの首位奪還を約束しているインテルは、4億ドル規模の新型高NA EUV装置をいち早く導入しました。この装置により、開口数（NA）は0.33から0.55に向上します。（NAはレンズシステムの集光能力であり、光学系が達成できる解像度を評価する際によく用いられます。）
米国オレゴン州で組み立てられている高NA EUVリソグラフィー装置。（写真：インテル）
これにより、この機械は半導体の細部を 1.7 倍小さくエッチングできるようになり、チップのトランジスタ密度は 2.9 倍に増加します。
第一世代EUVはファウンドリの7nmプロセスノードへの進出を後押しし、より高度な高開口数（NA）EUV装置の登場により、チップ生産は1nmプロセスノード、さらにはそれ以下のノードへと押し上げられるでしょう。ASMLは、次世代装置のNAが0.55と高いことが、新装置が第一世代EUV装置を上回る性能を発揮するのに役立っていると述べています。
インテルは高NA EUV装置を11台保有しており、最初の装置は2025年に完成予定とされています。一方、TSMCは、1.4nmプロセスノードでは2028年、1nmプロセスノードでは2030年に新型装置を導入する予定です。TSMCは来年も旧型のEUV装置を使い、2nmチップを生産する予定です。インテルは高NA EUVによって、最先端のファウンドリ分野でTSMCとサムスンに追いつきたいと考えています。
しかし、インテルは依然として生産量の低迷、財務損失、そして株価の暴落に直面しており、米国株式市場で最も影響力のある30銘柄のダウ工業株30種平均から除外されるに至っています。インテルの状況は深刻で、3nm以降のチップ製造をTSMCに委託するほどです。
中国最大のファウンドリーであり、TSMCとサムスンファウンドリーに次ぐ世界第3位のファウンドリーであるSMICは、米国の制裁措置により、第一世代のEUVリソグラフィー装置の購入さえ許可されませんでした。代わりに、さらに古い深紫外線（DUV）リソグラフィー装置の使用を余儀なくされ、7nmノード未満のチップ製造に苦戦を強いられました。
[広告2]
ソース
コメント (0)